記事 ID: 000076788 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

内部エラー: サブシステム: TIS_RC、ファイル: /quartus/tsm/tis/tis_physical_timing_api.cpp、ライン: 1334

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

Arria V を対象とするデザインのコンパイル中、または V デバイスCyclone、コンパイルに失敗する可能性があります。

Internal Error: Sub-system: TIS_RC, File: /quartus/tsm/tis/tis_physical_timing_api.cpp, Line: 1334

このエラーは、デザインの M10K ブロックが高い場合に発生する可能性があります。 使用。

解決方法

デザインに LogicLock 領域が含まれている場合、フィッターを許可します。 割り当てられた LogicLock 領域外にメモリーエレメントを配置するには 次の手順を実行します。

  1. [LogicLock の地域] ウィンドウで、右クリックします。 LogicLock 地域を選択し、 プロパティをクリックします。
の メンバー 次のリストに記載されています。 プロパティ ] ダイアログ ボックスからデザインエレメントを選択します。
  • [編集]をクリックします。[ノードの編集]ダイアログ ボックスが開きます。
  • [ 除外された要素タイプ] で [ 編集] をクリックします。 [ 除外された要素タイプ ] ダイアログボックスが開きます。
  • [ 除外された要素タイプ]で [ メモリー] をオンにします。

    • デザインに LogicLock 領域が含まれていない場合、または 割り当てられた LogicLock の外側にメモリーエレメントを配置するフィッター 地域でエラーが解決しない場合 、quartus.ini ファイルに次の行を追加します。 プロジェクト向け:

    fitter_rams_disallow_packed_mode = on

関連製品

本記事の適用対象: 2 製品

Arria® V FPGA & SoC FPGA
Cyclone® V FPGA & SoC FPGA

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