記事 ID: 000076737 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

25G イーサネット・インテル® Stratix® 10 FPGA IP デザイン例のシミュレーションがハングアップするのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 25G イーサネット・インテル® FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.1 の問題により、25G イーサネット・インテル® Stratix® 10 によって生成されたデザイン例
    ダイナミック・リコンフィグレーションと PTP を有効にしたFPGA IP は、Synopsys* VCS* シミュレーターまたは Cadence* Xcelium*/NCSIM* シミュレーターでシミュレーションするとハングアップします。

    解決方法

    この問題を回避するため、ユーザーは Mentor* Modelsim* シミュレーターを使用してデザイン例をシミュレートするように設計されています。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v20.3 以降で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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