詳細
インテル® Stratix® 10 L タイル・トランシーバーと H タイル・トランシーバーのリセットの驚異的な機能により、シミュレーションで Serial Lite III ストリーミング・インスタンス間で大幅なリンクアップ遅延の違いインテル® FPGA IP表示されることがあります。
解決方法
シミュレーションでこの影響を回避するには、sim フォルダの下にある .v で以下を変更します。
差出人
.reduced_reset_sim_time (0)
宛先
.reduced_reset_sim_time (1)
.vファイルの例を以下に示します。
altera_sl3_tx\altera_sl3_phy_top_181\sim\altera_sl3_tx_altera_sl3_phy_top_181_jl2kkei.v
#Note この変更により、シミュレーションでのリンクアップ時間が短縮されます。
これは予想される動作であり、インテル® Quartus® Prime ソフトウェアの今後のリリースでは変更されません。