記事 ID: 000076728 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/05/05

I/O PLL をロックできない場合、Arria® 10 FPGAと Cyclone® 10 FPGA I/O PLL を PLL リコンフィグレーション IP で再構成するにはどうすればよいですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    PLL リコンフィグレーション・インテル® FPGA IP
    IOPLL インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

PLL リコンフィグレーション IP は現在、リコンフィグレーションの開始を許可する前に IO PLL のロック状態をチェックしています。これにより、IO PLL がロックされるまで mgmt_wait_request がアサートされます。

解決方法

この問題を回避するには、プロジェクト IP 生成フォルダー内の以下に示す .v ファイルを編集し、パラメーター WAIT_FOR_LOCK の値を 1 から 0 に変更します。これにより、PLL リコンフィグレーション IP は 強制的に IOPLL ロック状態をチェックしなくなり、コアの準備ができたときに mgmt_waitrequesT 信号をデアサートします。

synth/altera_pll_reconfig_top.v

関連製品

本記事の適用対象: 2 製品

インテル® Cyclone® 10 FPGA
インテル® Arria® 10 FPGA & SoC FPGA

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