クリティカルな問題
詳細
Qsys で RapidIO IP コア・インスタンスを生成する場合、 出力言語 VHDL の場合、RapidIO IP コアは正常にシミュレートできません。 Aldec Riviera-PRO シミュレーターを使用。
RapidIO も参照 してください。 VHDL Qsys でAvalon-MM スレーブ・モジュールで IP コアのバリエーションが失敗する システム.
解決方法
この問題を回避する方法はありません。IP コアのシミュレートが可能 Mentor Graphics ModelSim シミュレーター、Cadence NCSIM シミュレーター、 または Synopsys VCS-MX シミュレーターを使用してください。
この問題は、将来のバージョンの RapidIO で修正される予定です。 IP コア。