記事 ID: 000076715 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

Altera®推奨のリセットシーケンスをPIPEモードにも使用できますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

いいえ、以下の理由から PIPE モードでは、以下に示す修正されたリセット・シーケンスを使用する必要があります。

  • PIPE インターフェイスの仕様に従い、リンク層は、リンクの初期化中に PIPE インターフェイスからの「pipephydonestatus」信号の遷移がコンプライアンス・テスト・フェーズを完了することを想定しています。
  • PIPE インターフェイスからの ''pipephydonestatus' シグナルは、rx_digitalresetがデアサートされて初めてアクティブになります。
  • リセットを制御するリセット・コントローラーは、GXB からの「rx_freqlocked」を探してハイになり、rx_digitalresetをデアサートします。
  • コンプライアンステストフェーズでは、継続的な有効なデータを受信しないため、「rx_freqlocked」は高くなりません。したがって、上記の理由により、このリセットメカニズムではコンプライアンス・テスト・フェーズを完了できません。
解決方法

この問題を克服するには、リセット・コントローラー・コードを変更して、GXB からのrx_pll_lockedがハイになってデアサートrx_digitalresetを探す必要があります。

関連製品

本記事の適用対象: 1 製品

Stratix® II GX FPGA

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