Mentor* ModelSim* を使用してインテル® Stratix® 10 デバイスをターゲットにした eSRAM インテル® FPGA IPのシミュレーションでは、シミュレーション・オプションが正しくないため、誤った読み取りデータが観察される場合があります。
この問題を回避するには、msim_setup.tcl ファイルに以下のオプションを追加します。
set USER_DEFINED_VERILOG_COMPILE_OPTIONS "+define+ESRAM_SIM"
Mentor* ModelSim* を使用してインテル® Stratix® 10 デバイスをターゲットにした eSRAM インテル® FPGA IPのシミュレーションでは、シミュレーション・オプションが正しくないため、誤った読み取りデータが観察される場合があります。
この問題を回避するには、msim_setup.tcl ファイルに以下のオプションを追加します。
set USER_DEFINED_VERILOG_COMPILE_OPTIONS "+define+ESRAM_SIM"
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