記事 ID: 000076675 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/05/05

Mentor* ModelSim* を使用して インテル® FPGA IP、インテル® Stratix® 10 を対象とする eSRAM のシミュレーションが、誤った読み取りデータを表示する理由とは?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Mentor* ModelSim* を使用してインテル® Stratix® 10 デバイスをターゲットにした eSRAM インテル® FPGA IPのシミュレーションでは、シミュレーション・オプションが正しくないため、誤った読み取りデータが観察される場合があります。

解決方法

この問題を回避するには、msim_setup.tcl ファイルに以下のオプションを追加します。

set USER_DEFINED_VERILOG_COMPILE_OPTIONS "+define+ESRAM_SIM"

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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