正しくパラメーター化された Arria® 10 DDR4 インターフェイスが-1 スピードグレード Arria 10 FPGA デバイスで 1200MHz のメモリークロック周波数に設定されている場合、Time Agile Report DDR で少ないリード・キャプチャー・タイミング違反が生じる場合があります。
リードキャプチャーのタイミングマージンを改善する方法をいくつか紹介します。これらは、1200MHz の動作だけでなく、DDR4 IP 構成にも適用されます。
1) DBI の読み込み: DDR4 IP メモリー タブの DBI パラメーターの読み込み オプションを選択します。また、DDR4 メモリー・デバイスのデータシートの速度 bin テーブルから、構成と動作周波数に合わせて、読み取り DBI に適切な Memory CAS レイテンシー設定 パラメーターを選択してください。
2) DQS グループスキュー: DDR4 IPボードタブのDQS グループ内の最大システムスキューの値を削減します。デフォルトは 20ps に設定されていますが、慎重な PCB レイアウトにより低スキューが実現されます。
3) スピードグレードの高い DDR4 メモリーデバイスを使用します。
4) 定期的な OCT 再キャリブレーション: 定期的な OCT 再キャリブレーションがサポートされている構成で DDR4 メモリー IP を操作します。QSYS パラメーター・エディターのパラメーター化メッセージウィンドウを参照すると、定期的な OCT 再キャリブレーションが有効になっていることを示すメッセージが表示されます。
すべての DDR4 コンフィグレーションがこの機能をサポートしているわけではありません。定期的な OCT 再キャリブレーションが有効になっている場合、ユーザー・アプリケーションが再キャリブレーションが行われる短時間の DDR4 メモリーへのアクセスを妨げることに注意してください。
詳細については 、EMIF ハンドブック Vol.3 の第 2 章にある定期的な OCT 再キャリブレーションセクションを参照して、この遅延の計算方法を説明します。
DDR4 メモリーのプリセットでは、デフォルトの設定では定期的な OCT 再キャリブレーションが無効になります。有効にするには:
- [FPGA I/O]タブのパラメーター [デフォルトの I/O 設定を使用する] の選択を解除します。
- アドレス / コマンドおよびメモリークロックの場合、I/O 規格を SSTL-12 Class I に変更し、出力モードを電流強度に設定します。
ボードレベルのシミュレーションを実行して、インターフェイスのシグナル・インテグリティー、ドライブ強度、終端を最適化します。