Stratix® V DDR3 UniPHY ベースのデザインでは、c2p_write_clkとpll_write_clk・クロックドメイン間のデータパスでタイミング違反が発生することがあります。
これらの保留タイミング違反を解決するには、以下の手順に従ってください。
1) IP で生成された<IP_variation_name>if0_pll0.sv ファイルで、
パラメーター・WRITE_CLK_PHASE = "938 ps"
2) IP で生成された<IP_variation_name>if0_p0_parameters.tcl ファイルで、
set::GLOBAL_mem_if_ddr3_emif_example_design_example_if0_p0_pll_phase(PLL_WRITE_CLK) 270.0