記事 ID: 000076646 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/27

Stratix V DDR3 デザインのc2p_write_clkとpll_write_clk間のホールドタイミング違反を修正するにはどうすればよいですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • UniPHY インテル® FPGA IP 搭載 DDR3 SDRAM コントローラー
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Stratix® V DDR3 UniPHY ベースのデザインでは、c2p_write_clkとpll_write_clk・クロックドメイン間のデータパスでタイミング違反が発生することがあります。

    解決方法

    これらの保留タイミング違反を解決するには、以下の手順に従ってください。

    1) IP で生成された<IP_variation_name>if0_pll0.sv ファイルで、

    パラメーター・WRITE_CLK_PHASE = "938 ps"

    2) IP で生成された<IP_variation_name>if0_p0_parameters.tcl ファイルで、

    set::GLOBAL_mem_if_ddr3_emif_example_design_example_if0_p0_pll_phase(PLL_WRITE_CLK) 270.0

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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