記事 ID: 000076629 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

リンク・トレーニング前に DisplayPort IP コアのIRQ_HPDが表明されているのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    DisplayPort* インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

DisplayPort IP コアシンクは、リンク・トレーニング前 にCR_Lock を表明する場合があり、疑似 CR_Lockは リンク・トレーニング前に疑似 IRQ_HPD を生成します。 CR_Lock と IRQ_HPD はリンク・トレーニング中およびリンク・トレーニング後にのみ有効と想定されているため、DisplayPort ソースは疑似 IRQ_HPDを無視する必要があります。

 

解決方法

この問題は、Quartus® Prime 開発ソフトウェアの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 4 製品

Cyclone® V FPGA & SoC FPGA
Arria® V FPGA & SoC FPGA
Stratix® V FPGA
インテル® Arria® 10 FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。