クリティカルな問題
詳細
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 の問題により、インテル® FPGAトリプルスピード・イーサネット IP コアのデザイン例 MAC 2xTBI PCS E タイル PMA バリアントは、「E タイル・トランスセビア・ダイナミック・リコンフィグレーションを有効にする」オプションが選択されていると、Mentor* Modelsim シミュレーションは永久に実行されます。
これは、デザイン例 Mentor* Modelsim* シミュレーション・テスト・ベンチ・ファイルで、インテル® Stratix® 10 E タイル Avalonメモリーマップ reconfig_clkとreconfig_reset ポートが適切に接続されていないためです。
解決方法
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの既存リリースでこの問題を回避するには、以下の Mentor* Modelsim テストベンチ・ファイルを変更してください。
- \testbench_verilog\\eth_tse_0_testbench_tb.v
- \testbench_vhdl\\eth_tse_0_testbench_tb.vhd
- 次のAvalon-MM リコンフィグレーション・ポートをワイヤー (ワイヤー reconfig_clk_0、ワイヤー reconfig_reset_0、ワイヤー [18:0] reconfig_address_0、ワイヤー reconfig_write_0、ワイヤー [7:0] reconfig_writedata_0、ワイヤー reconfig_read_0、ワイヤー [7:0] reconfig_readdata_0およびワイヤー reconfig_waitrequest_0)
- テストベンチのreg_clkをreconfig_clk_0に割り当て、テストベンチをreconfig_reset_0にリセットします。
- 次の信号を 0 に結び 付けます:reconfig_address_0、reconfig_write_0、reconfig_writedata_0、reconfig_read_0.
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v20.3 以降で修正されています。