詳細
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 以前では、イーサネット向け インテル® Stratix® 10 E タイル・ハード IP (10Gbps および 25Gbps ベースバリアント) を使用してデザイン例を作成する場合、Intellectual Property GUI でデフォルトのリファレンス・クロック周波数は 322 MHz として確立されます。ただし、デザイン例が生成されると、リファレンス・クロック周波数 (i_clk_ref) は、156MHz のインテル® Stratix® 10 TX シグナル・インテグリティー開発キットのPIN_AN13にマッピングされます。そのため、デザイン例は正しく動作しません。
解決方法
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 またはそれ以前でこの問題を回避するには、デフォルト周波数 322 MHz のインテル® Stratix® 10 TX シグナル・インテグリティー開発キットで参照クロック (i_clk_ref) の QSF 割り当てをPIN_AN15に変更するか、IP GUI で基準クロック周波数を 156 MHz に変更します。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.3 で修正されています。