記事 ID: 000076614 コンテンツタイプ: エラーメッセージ 最終改訂日: 2019/01/08

エラー (13149): PLL リファレンス・クロックを共有する EMIF/PHYLite システムは、以下のio_aux原子について同一のリセット入力を持っていません

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    パラレル・インターフェイスの PHY Lite インテル® Stratix® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Arria® 10 外部メモリー・インターフェイス IP と PLL リファレンス・クロックを共有するインテル Arria 10 PHYLite IP を実装し、同じ I/O 列にリセットすると、このフィッターエラーが発生する場合があります。

 

解決方法

この問題を回避するには、インテル® Arria® 10 PHYLite IP リセットポートを「1」に接続します。 

関連製品

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インテル® Arria® 10 FPGA & SoC FPGA

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