クリティカルな問題
Cyclone® 10 DDR3 IP に問題があるため、生成されたデザイン例で emif_usr_clk 周波数が不正確にシミュレートされます。
例えば、サンプルデザインがメモリークロック周波数 = 533.33MHz、ユーザーロジックのクロックレート = 4 分の 1、PLL_refclk = 133.33MHz に設定されている場合、期待される emif_usr_clk は 133.33MHz でシミュレートされます。
ただし、シミュレーション波形ビューアで7.52ns = 133MHzで emif_usr_clk を観察することができます。
回避策は、シミュレーション・デザイン・ファイルを手動で編集することです (例えば、ディレクトリー・パスは /emif_c10_0_example_design/sim/ip/ed_sim/ed_sim_emif_c10_0/altera_emif_c10_180/sim/ed_sim_emif_c10_0_altera_emif_c10_*_*.v) のようになります)。
以下の例では、パラメータを検索し、目的の頻度に一致するように正しい期間値に編集します。
1445: .PLL_VCO_FREQ_MHZ_INT (533),
1446: .PLL_VCO_TO_MEM_CLK_FREQ_RATIO (1)、
1447: .PLL_PHY_CLK_VCO_PHASE (2)、
1448: .PLL_VCO_FREQ_PS_STR ("1876 ps")、
1449: .PLL_REF_CLK_FREQ_PS_STR("7504 ps")、
1450: .PLL_REF_CLK_FREQ_PS (7504),
1451: .PLL_SIM_VCO_FREQ_PS年(1880年)、
1452: .PLL_SIM_PHYCLK_0_FREQ_PS (3760),
1453: .PLL_SIM_PHYCLK_1_FREQ_PS (7520), // 例 : この値を 7520 から 7500 に変更します
1454: .PLL_SIM_PHYCLK_FB_FREQ_PS (7520), // 例 : この値を 7520 から 7500 に変更します
1455: .PLL_SIM_PHY_CLK_VCO_PHASE_PS (470),
1456: .PLL_SIM_CAL_SLAVE_CLK_FREQ_PS (7520), // 例 : この値を 7520 から 7500 に変更します
1457: .PLL_SIM_CAL_MASTER_CLK_FREQ_PS (7520), // 例 : この値を 7520 から 7500 に変更します
編集したパラメータを保存した後、シミュレーションを再実行して正しい周波数を反映します。