記事 ID: 000076599 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

ハード・メモリー・インターフェイスが間違ったクロックを使用するArria V のデザイン例

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    この問題は DDR2 および DDR3、QDR II、RLDRAM II に影響します。 製品。

    Arria V のハード・メモリー・インターフェイス・ファブリックはクロックをサポート レートは最大 267 MHz です。IP に付属するデザイン例は次のとおりです。 pll_afi_clk(533 MHz) でクロックされます。デザイン例 代わりにクロックを供給する必要があります pll_half_afi_clk 。

    解決方法

    この問題の回避策は、デザイン例を変更することです。 の pll_half_afi_clk 代わりに使用するには pll_afi_clk as the clock .

    この問題は今後修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    Arria® V FPGA & SoC FPGA

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