単方向トランスミッター・モード JESD204B デザイン例で、mgmt_clkとframe_clk間でクロック・クロッシング・タイミングの失敗が生じるのはなぜですか?

インテル® Arria® 10 デバイスを対象とした単方向トランスミッター・モード JESD204B デザイン例では、 インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション Sofware バージョン 17.0 以降の mgmt_clkとframe_clk の間にタイミング違反が発生する可能性があります。これらのクロックドメインはどちらも実際には相互に非同期であるため、両方のドメイン間のパスをカットしても安全です。

これを回避するには、 altera_jesd204_ed_.sdc ファイルを編集し、 frame_clk (u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk) を set_clock_groups 制約に追加します。

set_clock_groups -asynchronous -group {device_clk \

u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk \

u_altera_jesd204_ed_qsys_|core_pll|core_pll|link_clk \

...}\

-group {mgmt_clk ...} \

-group {altera_reserved_tck}

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 17.1 以降で修正されています。