記事 ID: 000076575 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/05/17

イーサネット・インテル® Stratix® 10 FPGA IP 向け E タイル・ハード IP で KR と RSFEC が有効になっているマルチチャネル・バリアントを生成できないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    イーサネット
    イーサネット用 E タイル・ハード IP インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Quartus® Prime ソフトウェア・バージョン 19.1 の問題により、イーサネット・インテル® Stratix® 10 FPGA IP の E タイルハード IP で KR と RSFEC の両方を有効にして作成できるチャネル数は「1」に制限されています。

 

 

解決方法

この問題は、インテル® Quartus® Prime ソフトウェア・バージョン 19.2 で修正されています。KR および RSFEC が有効になっている場合、最大 (4) チャネルが許可されます。

関連製品

本記事の適用対象: 2 製品

インテル® Stratix® 10 MX FPGA
インテル® Stratix® 10 TX FPGA

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