記事 ID: 000076574 コンテンツタイプ: エラーメッセージ 最終改訂日: 2019/02/06

内部エラー: サブシステム: CONSTRA、ファイル: /quartus/db/constra/constra_runtime_rbc_checker.cpp、Line: 185

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • パラレル・インターフェイスの PHY Lite インテル® Stratix® 10 FPGA
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの問題により、10 FPGA IP のパラレル・インテル® Stratix® インターフェイスの PHY Lite で出力クロックに負の位相シフトを設定すると、上記のエラーメッセージが表示されます。

    解決方法

    問題を回避するには、10 FPGA IP のパラレル・インターフェイス向け PHY Lite 内のすべての出力クロックに正の位相シフトのみを設定インテル® Stratix®。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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