記事 ID: 000076574 コンテンツタイプ: エラーメッセージ 最終改訂日: 2019/02/06

内部エラー: サブシステム: CONSTRA、ファイル: /quartus/db/constra/constra_runtime_rbc_checker.cpp、Line: 185

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • パラレル・インターフェイスの PHY Lite インテル® Stratix® 10 FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの問題により、10 FPGA IP のパラレル・インテル® Stratix® インターフェイスの PHY Lite で出力クロックに負の位相シフトを設定すると、上記のエラーメッセージが表示されます。

    解決方法

    問題を回避するには、10 FPGA IP のパラレル・インターフェイス向け PHY Lite 内のすべての出力クロックに正の位相シフトのみを設定インテル® Stratix®。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。