記事 ID: 000076566 コンテンツタイプ: エラーメッセージ 最終改訂日: 2013/02/11

内部エラー: サブシステム: HSSI、ファイル: /quartus/periph/hssi/hssi_logical_physical_mapping.cpp、行: 563

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 12.1 以降の問題により、Stratix® V ネイティブ PHY の rx_cdr_refclk ポートの入力が同じ refclk ピンに接続されている場合に、この内部エラーが表示されることがあります。
    例えば、このエラーは、ポート rx_cdr_refclk(0) と rx_cdr_refclk(1) の両方がピン refclk1 に接続されている場合に発生することがあります。

    解決方法

    この問題を回避するには、CDR PLL の各クロック入力を独自の refclk ピンに接続します。

    この問題は、Quartus® II ソフトウェア・バージョン 13.0 以降で修正されています。

    関連製品

    本記事の適用対象: 4 製品

    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA

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