記事 ID: 000076558 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Quartus® II ソフトウェアでは、MAX 10 個のデバイス・デザインで DPCLK ピンとクロック・ネットワーク間に存在しない接続を使用できなくなりました。

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • 動作周波数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® II ソフトウェアのバージョン 14.1 および 15.0 では、誤ってMAX DPCLK ピンとクロック間に存在しない接続を使用する 10 個のデバイスデザイン ネットワーク。特に、このソフトウェアにより DPCLK0 から GCLK への接続が可能になる場合があります[4] DPCLK2 から GCLK[9]。これらの存在しないパスのいずれかを使用する場合、 このソフトウェアは問題を示すものではなく、機能しない状態を生み出します。 FPGA上で設計します。 MAX 10 クロックおよび PLL ユーザーを参照 許容される DPCLK から GCLK への接続に関するガイド: https://documentation.altera.com/#/00003866-AA.

    解決方法

    回避策はありません。この問題は今後のソフトウェアで修正される予定です。 リリース。

    関連製品

    本記事の適用対象: 1 製品

    インテル® MAX® 10 FPGA

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