インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションで SystemVerilog デザインを合成すると、以下のような致命的なエラーメッセージが表示される場合があります。
致命的なエラー: セグメント違反時 (nil)
モジュール: quartus_syn
スタックトレース:
0x44d235: VeriPortConnect::CreatePortRefs (Instance*、廾劽卍 int、蕫薆 int、弗女 int*、veriIdDef*) 0x537 (synth_vrfx2)
0x471d16: VeriInstId::InstantiateModule (VeriIdDef*, Netlist*, Map gcc*, toolkited int, toolkited int, toolkited int, char synth_vrfx2) 0x89c (synth_vrfx2)
0x4b7933: VeriModuleInstantiation::蕪蛙Moduleの 2019 年0x2fa7 (synth_vrfx2)
0x4c1eb8: VeriModule::尺侑(Map*、Array*、玩乞0xfcc )(synth_vrfx2)
0x5594f2: veri_file::贔贻迣、char(char)、シャア・スクリプション、Map 54)0x218 (synth_vrfx2)
0x3b9fd6: new_verific::VRFX2_EXTRACTOR:extract_hierarchy (char(char)、BASEX_ELABORATE_INFO*、bool、bool) 0x3ac (synth_vrfx2)
回避策の 1 つは、SystemVerilog デザインファイルで明示的なポート接続を使用することです。例えば、(.invalidport) を (.invalidport(invalidport) に置き換えます。
この問題は、インテル® Quartus® Prime 開発ソフトウェアの今後のリリースで修正される予定です。