Arria 10 RapidIO I & II IP コアがテストベンチを生成すると、入力ポート接続でエラーが発生するのはなぜですか?

RapidIO I & II ユーザーガイドでは、IP シミュレーション・モデルの生成時に生成される機能シミュレーション・テストベンチの作業例を使用することをお勧めします。ただし、独自のテストベンチを作成したいユーザーは、Qsys で [Testbench システムの生成] オプションを使用できます。

Qsys の生成中に、以下のエラーが表示されます。

「エラー: _tb._inst.tx_bonding_clocks_ch0: _inst.tx_bonding_clocks_ch0 はhssi_bonded_clock出力に接続する必要があります」

このエラーは予想通りです。ネイティブ PHY では 、tx_bonding_clock 入力ポートをトランシーバー PLL 出力クロックに接続する必要があります。Generate Testbench は IP クラインに対してスマーキー・ラッパーを作成するだけで、最終的なデザインの後半でポートを接続する必要があるとエラーがユーザーに通知します。

この問題を回避するには:

1. [世代] ダイアログボックスを閉じます。

2. Quartus® で、「ファイル」>「Open」> _tb > _tb.qsys に移動します。

未接続のtx_bonding_clocksでエラーメッセージが表示されます。

3. tx_bonding_clocksポートをエクスポートしてエラーを解決します。

4. [Generate(生成)] > [HDL..] に移動します。>シミュレーション>目的の「シミュレーション・モデルの作成」を選択>生成

5. 完了です。シミュレーション・モデルは、テストベンチ・システムの生成と同じです。

この問題は、インテル® Quartus® Prime 開発ソフトウェアの今後のリリースでは修正される予定はありません。