記事 ID: 000076534 コンテンツタイプ: トラブルシューティング 最終改訂日: 2020/10/16

RX 単方向モードで JESD204C インテル® FPGA IP を使用して インテル® Stratix® 10 FPGA または Intel Agilex® 7 デザインをコンパイルする際、RAM ブロックの合成に関連する警告が多数表示されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • JESD204B インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    E タイル・トランシーバーを搭載した インテル® Stratix® 10 台のデバイス、または インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 19.2 以降を使用する Intel Agilex® 7 デバイスを対象に、RX シンプレックス・モードの JESD204C インテル® FPGA IPを使ってデザインをコンパイルすると、以下のような警告が表示されることがあります。

    以下の警告は信号 rx_eb_data_soemb_out_w_w[L-1:0] および rx_eb_data_somb_out_w_w[L-1:0] に関連しており、それぞれのビット [0] のみがトランスポート層への入力として使用されるため、無視しても問題ありません。

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[129]"

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[130]"

    次の警告は、同期ヘッダー構成が CRC-12 の場合の信号 j204c_rx_cmd_data [18:7] に関連しています。

    しかし、CRC-12 コンフィグレーションは下位 7 ビットのみを使用する (したがって、12 個の信号が合成される) ため、これらは無視しても問題ありません。

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[138]"

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[139]"

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[140]"

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[141]"

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[142]"

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[143]"

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[144]"

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[145]"

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[146]"

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[147]"

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[148]"

    Warning(14320): 合成されたアウェイノード "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[149]"

    解決方法

    これらの警告メッセージは予期されるものであり、無視しても問題ありません。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Stratix® 10 TX FPGA
    インテル® Stratix® 10 MX FPGA
    インテル® Agilex™ FPGA & SoC FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。