クリティカルな問題
E タイル・トランシーバーを搭載した インテル® Stratix® 10 台のデバイス、または インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 19.2 以降を使用する Intel Agilex® 7 デバイスを対象に、RX シンプレックス・モードの JESD204C インテル® FPGA IPを使ってデザインをコンパイルすると、以下のような警告が表示されることがあります。
以下の警告は信号 rx_eb_data_soemb_out_w_w[L-1:0] および rx_eb_data_somb_out_w_w[L-1:0] に関連しており、それぞれのビット [0] のみがトランスポート層への入力として使用されるため、無視しても問題ありません。
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次の警告は、同期ヘッダー構成が CRC-12 の場合の信号 j204c_rx_cmd_data [18:7] に関連しています。
しかし、CRC-12 コンフィグレーションは下位 7 ビットのみを使用する (したがって、12 個の信号が合成される) ため、これらは無視しても問題ありません。
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これらの警告メッセージは予期されるものであり、無視しても問題ありません。