記事 ID: 000076526 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/28

PCIe* x8 ハード IP 実装のチャネル 4 で clocktopld および observablebyteser sharmlock 信号に関連する不正なクロック警告を修正するにはどうすればよいですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PCIe* の物理チャネル 4 で次のエラーが表示される場合があります。® Time Iris 分析中の x8 ハード IP の実装。

     

    > |g_xcvr.sv_xcvr_pipe_native|inst_sv_xcvr_native|inst_sv_pcs|ch[4].inst_sv_pcs_ch|inst_stratixv_hssi_8g_rx_pcs|wys|clocktopld

     

    |g_xcvr.sv_xcvr_pipe_native|inst_sv_xcvr_native|inst_sv_pcs|ch[4].inst_sv_pcs_ch|inst_stratixv_hssi_8g_rx_pcs|wys|ob|のバイトserスラジロック

     

    PCIe x8 ハード IP 実装の物理チャネル Ch[4] は内部で使用されますが、データチャネルとしては使用されません。   したがって、Ch[4] に関連する不正なクロック警告がリンク動作に影響を与えるべきではありません。

    解決方法

    これらの警告は無視しても問題ありません。

     

    この問題は修正される予定はありません。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V GX FPGA

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