記事 ID: 000076521 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

入力ピンと双方向ピンの入力並列終端値が インテル® Quartus® Prime フィッター・レポートに表示されないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 外部メモリー・インターフェイスインテル® Arria® 10 FPGA
  • 外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus®・Prime 開発ソフトウェア・プロ・エディション・バージョン 19.3 以降では、インテル Quartus Prime Fitter > Plan Stage では、入力ピンまたはピンのピンを Input Termination = ON として、パラレル OCT を使用した入力終端>報告されます。

    以前のインテル Quartus Prime 開発ソフトウェア・プロ・エディションのバージョンでは、終了値と並行 OCT が報告されています。その一例が Parallel 60(キャリブレーション対応) です。

    これは報告の問題に過ぎないので、回避策は必要ありません。並列終了値は、コンパイル済みのプロジェクト・ファイル内で、アサインメント・エディターで設定された値で、または生成された IP .qip ファイルで定義されている EMIF IP の場合は正しく設定されます。

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.1 以降修正されています。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Cyclone® 10 GX FPGA
    インテル® Arria® 10 FPGA & SoC FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。