Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 以降の Arria® 10 ハード・プロセッサー・システム (HPS) EMIF IP には、PLL リファレンス・クロックと RZQ ピン配置に関して 2 つの新しいピン配置制限があります。これらの制限は、サポートされているすべての構成の可能なすべての組み合わせを保証するために設けられています HPS EMIF IP の使用が、FPGA-First/HPS-First、x16/x32/x64 データ幅、ECC/Non-ECC 動作モードなどのハードウェアで正しく機能することを保証します。これらの制限は、以前のバージョンの Quartus® Prime 開発ソフトウェアで実装されていたものよりも厳しくなっているため、以前のバージョンの Quartus®® Prime 開発ソフトウェアでコンパイルをパスするために使用していたピン配列で、新しいコンパイルエラーが表示される場合があります。このエラーは単に、既存のピン配置が、サポートされている HPS EMIF コンフィグレーションのすべての組み合わせで機能しない可能性があることを示しています。しかし、既存の機能ピン配列を持つユーザーは、今後構成を変更するつもりがなくても、心配することなくデザインを引き続き使用できます。
Arria® 10HPS EMIF インターフェイスでは、PLL リファレンス・クロックおよび RZQ ピンを、アドレスおよびコマンド信号とともに I/O バンク 2K に配置する必要があります。
Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 以降では、この制限は、ピン配置要件に従わない場合、コンパイル中にフィッターエラーを報告することで実装されています。HPS EMIF ピン配置制限に関する詳細は、 外部メモリー・インターフェイス・Arria® 10 FPGA IP ユーザーガイド を参照してください。
Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 より前のリリースでコンパイルに現在合格しているデザインが、Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 以降のコンパイルで失敗する場合、HPS EMIF デザインを変更する必要はありませんが回避策が必要になります。