PLL リファレンス・クロックおよび RZQ ピン配置に関連する、インテル Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 以降のインテル® Arria® 10 ハード・プロセッサー・システム (HPS) EMIF IP には、2 つの新しいピン配置制限があります。 これらの制限は、HPS EMIF IP の使用が、FPGA-First / HPS-First、x16 / x32 / x64 データ幅、ECC / Non-ECC 動作モードなど、ハードウェアでサポートされているすべての構成の組み合わせが正しく機能することを保証するために実施されています。 これらの制限は、以前のバージョンの インテル Quartus Prime ソフトウェアに実装されていたものよりも厳しいので、以前のバージョンのインテル Quartus Prime ソフトウェアでコンパイルに合格するために使用されたピン配列に新しいコンパイル・エラーが生じる可能性があります。 このエラーは、サポートされている HPS EMIF 構成のすべての組み合わせで既存のピン配列が機能しない可能性があることを示しています。しかし、既存の機能ピン配列を持つユーザーは、今後構成を変更する予定がない場合でも、気にせずにデザインを使用し続けることができます。
インテル® Arria® 10 HPS EMIF インターフェイスでは、PLL リファレンス・クロックと RZQ ピンをアドレスおよびコマンド信号とともに I/O バンク 2K に配置する必要があります。
インテル Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 以降では、ピン配置要件に従わない場合にコンパイル中にフィッターエラーを報告することで、この制限が実装されています。HPS EMIF ピン配置の制限の詳細については、 外部メモリー・インターフェイス・インテル® Arria® 10 FPGA IP ユーザーガイド を参照してください。
インテル Quartus Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 以降でコンパイルに失敗した インテル Quartus Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 より前のリリースでコンパイルを渡しているデザインがある場合は、HPS EMIF デザインを変更する必要はありませんが、回避策が必要です。
詳細については、インテルにお問い合わせください。