記事 ID: 000076497 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/01/18

1588 対応 1G/2.5G/5G/10G マルチレート・イーサネット PHY のrx_latency_adjおよびtx_latency_adjステータス信号がリセット時に安定しないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    1G 2.5G 5G 10G マルチレート・イーサネット PHY インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

知的財産 (IP) の動作により、一定の値に収まる前に、 rx_latency_adj 値と tx_latency_adj 値が一定の繰り返しで変化している可能性があります。

解決方法

回避策は必要ありません。これは予期される動作です。有効なレイテンシー値は、反復する場合、特定の量を経過した固定値です。レイテンシー値は、リセット後に統計的に計算されるため、固定値に定着する前に特定の反復回数が必要になります。

関連製品

本記事の適用対象: 10 製品

Arria® V GX FPGA
Arria® V SX SoC FPGA
Arria® V GT FPGA
Arria® V ST SoC FPGA
Arria® V GZ FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
インテル® Arria® 10 GT FPGA
インテル® Arria® 10 GX FPGA
インテル® Arria® 10 SX SoC FPGA

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