インテル® Stratix® 10 をターゲットとする Interlaken インテル® FPGA IPで生成されたサンプルデザインのデータレートとトランシーバー・リファレンス・クロック周波数を、IP パラメーター・エディターの GUI で選択されている値と若干異なる値に変更するにはどうすればよいですか?

Interlaken (第 2 世代) インテル® FPGA IPインテル® Stratix® 10 H タイルまたは E タイルをターゲットにしています。IP パラメーター・エディターの GUI では、一部のデータレートおよびリファレンス・クロック・オプションのみをサポートしています。

この問題を回避するには、インテル® Stratix® 10 H タイルまたは E タイルを対象とするインスタンスが生成されると、Interlaken (第 2 世代) インテル® FPGA IPデータレートとトランシーバー・リファレンス・クロック周波数を若干異なる値に変更する手順を実行する必要があります。

インテル Stratix 10 E タイルをターゲットにする際にデータレート / リファレンス・クロック周波数を変更する手順:

• / altera_uflex_ilk_1921/synth/uflex_ilk_core_test_altera_uflex_ilk_1921_.sdcで次の行を変更します。 

[Line 31] create_clock -name pll_ref_clk -period " MHz" [get_ports pll_ref_clk]

• /altera_xcvr_native_s10_etile_2101/synth/_ip_parameters_.tclで次の設定を変更します。

[ライン 12] dict set native_phy_ip_params pma_tx_data_rate_profile0「」

[ライン 13] dict native_phy_ip_params pma_rx_data_rate_profile0「」に設定

[Line 28] dict set native_phy_ip_params pma_tx_pll_refclk_freq_mhz_profile0「」

[ライン 30] dict set native_phy_ip_params pma_rx_pll_refclk_freq_mhz_profile0「」

インテル Stratix 10 H タイルをターゲットにする際にデータレート / リファレンス・クロック周波数を変更する手順:

• /altera_uflex_ilk_1921/synth/uflex_ilk_core_test_altera_uflex_ilk_1921_.sdcで次の行を変更します。

[Line 31] create_clock -name pll_ref_clk -period " MHz" [get_ports pll_ref_clk]

• [/altera_xcvr_native_s10_htile_1921/synth/_ip_parameters_.tcl]で次の設定を変更します。

[ライン 13] dict set native_phy_ip_params set_data_rate_profile0「」