記事 ID: 000076470 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

altpll 出力信号 Phase Done パルスがStratix III デバイスおよびCyclone III デバイスで低い場合でも、ダイナミック・フェーズ・ステッピング機能を使用してフェーズステップを実行しても、選択した altpll クロック出力がフェーズを変更しないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Stratix® III およびCyclone® III デバイスでは、ダイナミック・フェーズ・ステッピング機能を使用したデザインでは、phasecounterselect[] ポートが定数によって供給されると、誤った出力クロックが位相調整される状況が生じる場合があります。これはインテル® Quartus® II 開発ソフトウェアのバージョン 7.2 SP3 以前に影響を与えます。

    このような場合は、altpll phasecounterselect[] ポートの前に追加のロジックを挿入するか、このポートを供給する定数を登録します。後者の場合、レジスターの合成を防止するために preserve 属性を使用する必要がある場合があります。

     

    解決方法

    これはインテル® Quartus® II ソフトウェア・バージョン 13.0 で解決されています。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® III FPGA

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