記事 ID: 000076458 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Stratix V PCI Express ルートポートの実装でrx_st_bardec信号が表明できないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    rx_st_bardec出力信号が、PCI Express IP® コアのStratix® V ハード IP のルートポートタイプで正しく動作していません。TLP のアドレスが BAR のアドレス範囲と一致すると、rx_st_bardec信号は、MRd、MWr、IOWR、IORD TLP の最初のデータサイクルについて主張に失敗します。

    解決方法 回避策は、ユーザーロジックにルートポートの BAR デコーディング・ロジックを実装して、どの BAR (BAR0 または BAR1) が TLP ターゲットかを判断することです。BAR 設定は、ルートポート\の構成ソフトウェアで確認できます。また、ルートポートが Avalon-ST で送信する Type 0 Configuration Writes をデコードして、ルートポートに BAR レジスターを設定することで設定を決定することもできます。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V GX FPGA

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