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デバイス構成FPGA後、インテル® Stratix® 10 EMIF IP のキャリブレーション・シーケンスを以下に紹介します。
非 HPS EMIF IP の場合、シーケンスはオンチップ終端 (OCT) キャリブレーション、I/O PLL キャリブレーション、および EMIF キャリブレーションです。
HPS EMIF IP の場合、OCT / PLL / EMIF キャリブレーション・シーケンスは HPS 第 1 フェーズで行われ、残りのFPGAはFPGA優先モードで実行されます。
非 EMIF PLL の I/O PLL キャリブレーションも、PLL 自体の設定に応じて、ユーザーモード入力前とユーザーモード入力後に分割されます。 PLL が内部補償モードを使用する場合、ユーザーモード入力前にキャリブレーションされます。 コア補償モードを使用する場合、ユーザーモードの入力後にキャリブレーションされます。 これらはすべて EMIF キャリブレーションの前に行われますが、これは完全にユーザーモードで行われます。