クリティカルな問題
SoC EDS ソフトウェア・バージョン 16.0 以前の問題により、LPDDR2 モードのCyclone® V SoC および Arria® V SoC HPS SDRAM インターフェイスでデータ・エラーが発生する可能性があります。
FPGAロジック (HPS 以外) のハードまたはソフト LPDDR2 インターフェイスは、変わりません。
SoC EDS ソフトウェア・バージョン 16.0 以前のこの問題を回避するには、以下の手順に従ってください。
この回避方法では、LPDDR2 モードの Altera hpS SDRAM コントローラーの読み取り / 書き込み/読み取りターンアラウンドに、手動で設定することでパフォーマンスが低下する可能性があります。
1. HPS プリロード BSP から次のファイルを開きます。u-boot-socfpga/arch/arm/cpu/armv7/socfpga/sdram.c
2. 1345 行目 (u-boot 2013) の後に回避策コードを以下に 追加 します。
COMPARE_FAIL_ACTION
}
}
#endif
/***START 回避策: 読み取りを読み取り、読み取りを書き込み遅延 ***/ に設定
デバッグ (「リードを手動で構成して、ターンアラウンド遅延を \n」として書き込む);
register_offset = 0x501c;
/* 元のレジスター値を読み取る */
reg_value = readl (SOCFPGA_SDR_ADDRESS register_offset);
reg_value = 0x44400000;
if (sdram_write_verify (register_offset、reg_value) == 1) {
ステータス = 1;
COMPARE_FAIL_ACTION
}
/***** END 回避策***/
有効な場合は SDR PHY レジスターを復元する */
if (sdr_phy_reg!= 0xffffffff)
writel (sdr_phy_reg、SOCFPGA_SDR_ADDRESS
3. make clean を実行してから make を実行してソフトウェア・プリローダを再生成します。
この問題は、SoC EDS ソフトウェアの今後のリリースで修正される予定です。