Intel Agilex® 7 FPGA シリーズ・トランシーバー SoC 開発キットでいくつかの IP デザイン例が失敗するのはなぜですか?

以下の インテル® FPGA IP コアは、誤った VID 設定での Intel Agilex® 7 FPGA シリーズ・トランシーバー SoC 開発キット用のデザイン例を生成します。

1) Serial Lite IV インテル® FPGA IP

2) Interlaken (第 2 世代) インテル® FPGA IP

3) トリプルスピードイーサネットインテル® FPGA IP

4) E タイル・ダイナミック・リコンフィグレーション・インテル® FPGA IP

5) イーサネットおよび CPRI PHY インテル® FPGA IP向けの E タイルハード IP

6)JESD204B インテル® FPGA IP

7)JESD204C インテル® FPGA IP

8) イーサネット・サブシステムインテル® FPGA IP

正しい VID 設定は、 Intel Agilex® F シリーズ・トランシーバー SoC 開発キット・ユーザーガイドの インテル® Quartus® Prime QSF ファイルのセクション 6.1: SmartVID 設定の追加に記載されています。

以下のように、正しい VID 設定でデザイン例をアップデートします。

set_global_assignment - "100 KHZ" PWRMGT_BUS_SPEED_MODE名
set_global_assignment -名前 PWRMGT_SLAVE_DEVICE0_ADDRESS 42
set_global_assignment -name PWRMGT_SLAVE_DEVICE1_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE2_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE3_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE4_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE5_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE6_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE7_ADDRESS 00

set_global_assignment - 名前USE_PWRMGT_SCL SDM_IO0
set_global_assignment - 名前USE_PWRMGT_SDA SDM_IO12
set_global_assignment -name USE_CONF_DONE SDM_IO16
set_global_assignment - 「PMBUS MASTER」VID_OPERATION_MODE名称

set_global_assignment -name PWRMGT_VOLTAGE_OUTPUT_FORMAT "LINEAR FORMAT"
set_global_assignment -name PWRMGT_LINEAR_FORMAT_N "-13"
set_global_assignment -名前PWRMGT_TRANSLATED_VOLTAGE_VALUE_UNITボルト

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。