記事 ID: 000076401 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/28

低レイテンシー 10G イーサネット MAC MegaCore のスタティック・タイミング調整レジスターの値を計算するにはどうすればよいですか?

環境

    イーサネット
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

スタティック・タイミング調整レジスターの値を計算するには、TX/RX PMA 遅延を 16 進数に変換し、関連付けられたスタティック・タイミング調整レジスターに設定する必要があります。 tx_ns_adjustment_10G の低レイテンシー 10G MAC MegaCore®。

例: Arria V GZ 40 ビット PMA モード:

  1. 低レイテンシー・イーサネット 10G MAC MegaCore で PMA 遅延を確認するユーザーガイド
  • 10G ハードウェア・デジタル Tx 遅延 = 123 UI x 0.097 ns = 11.931 ns
  • 10G ハードウェア・アナログ Tx 遅延 = -1.1 ns
  • 合計遅延を計算
    • 11.931 ns - 1.1 ns = 10.831 ns
  • ナノ秒を 16 進数に変換
    • 10 ns = 0x000A
  • ナノ秒の端数を 65,536 で乗算 (0x10000)
    • 0.831 ns x 65,536 = 54,460.416
  • 乗算されたフラクショナル・ナノ秒を単位に丸めます
    • 54,460.416 => 54,460
  • 丸みを帯びたナノ秒の端数を 16 進数に変換します。
    • 54,460 = 0xD4BC
  • 変換された遅延値を関連付けられたレジスターに設定します。
    • tx_ns_adjustment_10G = 0x000A
    • tx_fns_adjustment_10G = 0xD4BC

     

関連製品

本記事の適用対象: 8 製品

Stratix® V GX FPGA
Stratix® V E FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
インテル® Arria® 10 GT FPGA
インテル® Arria® 10 GX FPGA
インテル® Arria® 10 SX SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。