記事 ID: 000076390 コンテンツタイプ: トラブルシューティング 最終改訂日: 2020/08/27

インテル® Arria® 10 PHYLite IP コア interface_locked 信号がアサートされないのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    パラレル・インターフェイスの PHY Lite インテル® Arria® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Arria® 10 PHYLite IP の既知の制限により、I/O レーン内のすべての奇数のインデックスピンがデータピンとして使用されていない場合、interface_locked信号はアサートされません。しかし、インテル® Arria® 10 PHYLite IP はデータ転送に対して完全に機能します。

解決方法

この問題を回避するには、I/O レーンで少なくとも 1 つの奇数番号のインデックス ピンを使用します (pin_index 1、3、5 ...11) インテル® Arria® 10 PHYLite デザインのデータピン用。

関連製品

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インテル® Arria® 10 FPGA & SoC FPGA

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