以下のフィッターエラーは、コンパイル済みデザインにおける ALT2GXB Megawizard® プラグイン・マネージャーのインスタンス化に次の構成がある場合に発生します。チャネルは全二重または受信のみであり、チャネル内部またはチャネル・インターフェイスが有効であり、ALT2GXB Megawizard で指定されている入力クロック周波数が 325 MHz を超えています。このエラーは TX のみの設定では発生しません。
Quartus® II ソフトウェア・フィッター・エラー: 「GXB REFCLK ディバイダーは、信号「rx_cruclk[0]」の後に追加できませんでした。GXB レシーバー・チャネル alt2gxb:alt2gxb_component|channel_rec[0].receive」 (チャネル・インターフェイスまたはチャネル内部のリコンフィグレーションを使用)
このエラーを回避するには、次の手順に従ってください。
1. ALT2GXB Megawizard の入力クロック周波数 (>325 MHz) を半分に変更します。
2. デザイン内の REFCLK 分圧コード (以下参照) をインスタンス化し、REFCLK 分圧出力を ALT2GXB クロック入力ポートに接続します。
デュプレックス・コンフィグレーションでは、REFCLK 分圧出力を ALT2GXB クロック入力ポートに接続します。 ALT2GXB Megawizard の [一般] 画面で指定された入力クロック周波数が 325MHz を超えている場合、REFCLK 分圧出力を ALT2GXB インスタンス化の「pll_inclk」および「rx_cruclk」ポートに接続します。上記の周波数が [RECONFIG] 画面で指定されている場合、REFCLK 分圧出力を「pll_inclk_alt」および「rx_cruclk_alt」ポートに接続します。
例えば、全二重構成で ALT2GXB Megawizard の [一般] 画面で 390.625MHz を指定した場合、周波数を 195.3125MHz に変更し、REFCLK 分圧出力を ALT2GXB のpll_inclkポートおよびrx_cruclkポートに接続します。
受信のみの ALT2GXB のインスタンス化では、Megawizard の入力周波数 (>325 MHz) を半分の値に変更し、Megawizard の [一般] または [Reconfig] 画面の入力リファレンス・クロック周波数設定に基づいて、REFCLK 分圧出力をrx_cruclkまたはrx_cruclk_altポートに接続します。
以下は、Verilog および VHDL の REFCLK 分圧コードの例です。
クロック分割用 Verilog コードの---------------
モジュールmy_refclk_div(内、外);
入力入力。
出力出力。
stratixiigx_hssi_refclk_divider my_refclk_divider (
.inclk(in)
.clkout(out);
defparam my_refclk_divider.enable_divider = "true";
defparam my_refclk_divider.divider_number = 0;
defparam my_refclk_divider.refclk_coupling_termination = "normal_100_ohm_termination";
エンドモジュール
-----End
--クロック分割用 VHDL コード----
LIBRARY ieee;
ieee.std_logic_1164.all を使用してください。
ENTITY my_refclk_divider IS
ポート
(
inclk: in std_logic;
outclk: アウトstd_logic
);
エンドmy_refclk_divider;
my_refclk_dividerのアーキテクチャー・clock_divは次のmy_refclk_divider
コンポーネントstratixiigx_hssi_refclk_divider IS
GENERIC (
enable_divider: STRING:= "true";
divider_number: INTEGER := 0。 -- 論理番号付けの場合は 0 または 1
refclk_coupling_termination: STRING := "normal_100_ohm_termination"
);
PORT (
inclk: IN STD_LOGIC;
clkout: OUT STD_LOGIC);
END コンポーネントのstratixiigx_hssi_refclk_divider。
開始
clk_divider: stratixiigx_hssi_refclk_divider
ポートマップ
(
inclk => inclk、
clkout => アウトクロック
);
エンド・アーキテクチャー。