記事 ID: 000076360 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/09/14

Avalon-ST TX インターフェイスで PCI Express ハード IP を発行できる最大ペイロードサイズは?

環境

    インテル® Quartus® II サブスクリプション・エディション
    PCI Express*
    インテル® Arria® 10 Cyclone® 10 PCI Express* のハード IP
    Arria® V GZ PCI Express* のハード IP インテル® FPGA IP
    Arria® V PCI Express* のハード IP インテル® FPGA IP
    Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
    Cyclone® V PCI Express* のハード IP インテル® FPGA IP
    PCI Express* 用 IP_Compiler
    Stratix® V PCI Express* のハード IP インテル® FPGA IP
    Stratix® V SR-IOV 搭載 PCI Express* のハード IP インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Avalon-ST モードでは、PCI* Express IP コアに提示される TX TLP が、ネゴシエーションされた最大ペイロードサイズを超えないことを確認するために、ユーザーロジックが必要です。

 

 

解決方法

PCI* Express IP コアに提示されるT X TLP が、ネゴシエーション対象の最大ペイロードサイズを超えていないことを確認します。

関連製品

本記事の適用対象: 17 製品

Stratix® V GX FPGA
Arria® II FPGA
Arria® V FPGA & SoC FPGA
インテル® Cyclone® 10 GX FPGA
Cyclone® IV GX FPGA
インテル® Arria® 10 FPGA & SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SX SoC FPGA
Stratix® II GX FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Arria® GX FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。