記事 ID: 000076356 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

RX シリアル・インターフェイスのインテル® Low Latency 40 および 100Gbps イーサネット IP コアでサポートされている最小フレームサイズは?

環境

    インテル® Quartus® II サブスクリプション・エディション
    低レイテンシー 40G 100G イーサネット
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Arria® 10 および インテル® Stratix® V FPGAsをターゲットとする場合、インテル® 低レイテンシー 40 および 100Gbps イーサネット IP コアは、IEEE 仕様で要求されるとおり、64 バイトの最小フレームサイズをサポートします。

インテル® 40Gbps および 100Gbps イーサネット IP コアの設計により、長さ 64 バイト未満の RX フレームでは、IP コアがハングしたり、予期せず動作する場合があります。

解決方法

この問題を回避するには、ファーエンド・トランスミッターが必要な最小パケットサイズ 64 バイトを遵守する必要があります。

この問題は、今後の Quartus® Prime 開発ソフトウェアのリリースでは修正される予定はありません。

インテル® Stratix® 10 FPGAsにはこの制限はありません。

関連製品

本記事の適用対象: 2 製品

Stratix® V FPGA
インテル® Arria® 10 FPGA & SoC FPGA

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