記事 ID: 000076354 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/08/09

Viterbi IP は、高いパンク率で 1/3 母コードをサポートしていますか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Viterbi インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    はい、Viterbi IP は、高いパンク率 (70/72 コードレート) で 1/3 母コードをサポートします。ただし、エラーレートが高く、ショートメッセージ・フレーム、テールビティング・ターミネーション、およびトレースバック (TB) が十分に長くない場合、IP はトレリスの開始点 / 終了ポイントを正しく予測せず、IP はフレームを誤ってデコードします。

    解決方法

    トレースバック (TB) が 105 ビットであると仮定すると、メッセージ・フレーム長は 70 ビットで、テールビット終端を使用してエンコードされ、コードレートは 70/72 です。この場合、Viterbiデコーダーは、エラーの修正が非常に不十分です。 したがって、各入力フレームは、連続して 3 回 (2 つのトレースバック長 TB0 TB1)、続いて数 0 (TB2) を供給する必要があります。IP はトレリスの開始点 / 終了点を正確に予測できず、3 番目の出力フレームではエラーがないため、最初と 2 番目の出力フレームにエラーが残る場合があります。そのため、この場合は最初のフレームと 2 番目の出力フレームを無視します。

    関連製品

    本記事の適用対象: 9 製品

    Arria® II GZ FPGA
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