1000BASE-X/SGMII PCS と LVDS I/O を備えた 10/100/1000 イーサネット MAC、または 1000BASE-X/SGMII PCS と LVDS I/O を使用する際に、インテル Agilex® 7 FPGA トリプルスピード・イーサネット・インテル® FPGA IPで警告が表示されるのはなぜですか?

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.4 の問題が原因で、 表示される警告は、1000BASE-X/SGMII PCS を備えた 10/100/1000 イーサネット MAC、LVDS I/O、または 1000BASE-X/SGMII PCS および LVDS I/O オプションが インテル Agilex® 7 FPGA トリプルスピード・イーサネット・インテル® FPGA IP コアで選択されている場合に表示されます。

警告: test.eth_tse_0.i_lvdsio_ターミネーター_0.pll_areset_iopll: 関連するリセット・シンクは宣言されていません

警告: test.eth_tse_0.iopll: PLL を実装可能 - 実際の VCO 周波数は要求された設定とは異なります

警告: test.eth_tse_0.ref_clk_module.out_clk/iopll.refclk: iopll.refclk には 12500000Hz が必要ですが、ソースのフリークエンシーは 0Hz です

これらの警告は、インテル Agilex 7 FPGA トリプルスピード・イーサネット・インテル® FPGA IP®・コアの使用時に機能に影響が及びないため、無視しても問題ありません。