1000BASE-X/SGMII PCS および LVDS I/O または 1000BASE-X/SGMII PCS で 10/100/1000 イーサネット MAC を使用し、Agilex™® 7 FPGA トリプルスピード・イーサネット IP で LVDS I/O が選択されている場合、警告が表示されるのはなぜですか?

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.4 の問題により、1000BASE-X/SGMII PCS 搭載 10/100/1000 イーサネット MAC を選択し、LVDS I/O を選択するか、Agilex™ 7 FPGA トリプルスピード・イーサネット IP コアで 1000BASE-X/SGMII PCS と LVDS I/O オプションを選択すると、表示される警告が表示されます。

警告: test.eth_tse_0.i_lvdsio_terminator_0.pll_areset_iopll: 関連付けられたリセット・シンクが宣言されていません

警告: test.eth_tse_0.iopll: PLL を実装可能 - 実際の VCO 周波数が要求された設定と異なります

警告: test.eth_tse_0.ref_clk_module.out_clk/iopll.refclk: iopll.refclk には 125000000Hz が必要ですが、ソースの周波数は 0Hz です

Agilex™ 7 FPGA トリプルスピード・イーサネット IP コアを使用している場合、機能は影響を受けないため、これらの警告は無視しても問題ありません。