記事 ID: 000076296 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Arria 10 EMIF IP global_reset_n信号に必要な最小パルス幅は?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    外部メモリー・インターフェイスインテル® Arria® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

最小リセット・パルス幅は 100ns です。

関連製品

本記事の適用対象: 1 製品

インテル® Arria® 10 FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。