記事 ID: 000076272 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

PCI Express Gen3 シミュレーションが x1 リンク幅にトレーニングされているのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • シミュレーション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 既知の問題により、PCIe®はAltera®バス機能モデル (BFM) を使用してArria® V GZ またはStratix® V デバイスをシミュレーションする際に Gen3x1 へのダウンレーンをリンクします。
    解決方法

    シミュレーションのみの回避策として、トランシーバー・リコンフィグレーション・コントローラーのメガファンクションで [アダプティブ・イコライゼーション (AEQ) ブロックを有効にする] オプションを無効にしてください。

    関連製品

    本記事の適用対象: 4 製品

    Arria® V GZ FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA

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