記事 ID: 000076245 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

2xTBI PCS バリアントモードのトリプルスピード・イーサネット・インテル® FPGA IPコアがイーサネットの衝突を検出できないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.4 の問題により、10Mbpsまたは 100Mbps で動作する場合、2xTBI PCS バリアントでイーサネット衝突が発生しても、トリプルスピード・イーサネット・インテル® FPGA IPのmii_colおよびled_col信号は表明されません。

     

    解決方法

    この問題の回避策はありません。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v20.1 以降修正されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Agilex™ FPGA & SoC FPGA
    インテル® Stratix® 10 TX FPGA

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