記事 ID: 000076240 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/09/24

PTP、RSFEC、VHDL オプションが選択された 25G イーサネット・インテル® Stratix® 10 FPGA IP バリアントのデザイン・テストベンチ例で VCS* シミュレーションが失敗する理由は何ですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 25G イーサネット・インテル® FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.3 以前の問題により、PTP、RSFEC、VHDL オプションを選択した 25G イーサネット・インテル® Stratix® 10 FPGA IP バリアントのサンプルデザインのテストベンチの VCS* シミュレーションは、「クロスモジュール参照解像度エラー」のある VCS で失敗します。

     

     

    解決方法

    この問題を回避するには、次の手順を実行します。

    1.) デザイン例の「example_testbench/」ディレクトリーに移動します。

    2.) "basic_avl_tb_top.sv" ファイルを開きます

    3.) 40行目にコメントアウト:

                defparam singleport1588_s10gxt_inst.s10_top.alt_e25s10_0.SIM_SHORT_AM = 1'b1;

    4.) シミュレーションを再コンパイルする

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。