記事 ID: 000076238 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/27

内部エラー: サブシステム: SKU、ファイル: /quartus/tsm/tsm/tsm/sin_micro_tnodes_dag.cpp、ライン: 626

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

このエラーは、インテル® Quartus® II ソフトウェアのバージョン 12.0sp2 以前で、EDA ネットリスト・ライターを実行して、Arria® V ファミリーを対象としたデザイン向けの IBIS モデルを作成する際に表示されることがあります。

 

このエラーは、トップレベルのデザインファイルのポートリストに差動ピンペアが含まれていて、同じペアの正のピン (p) の前に負のピン (n) がリストされている場合に発生します。

 

解決方法

Quartus® II ソフトウェア・バージョン 12.0SP2 以前でこの問題を回避するには、トップレベルのデザインファイルに、負の (n) 補ピンの前に差動ペアのプラス (p) ピンが記載されていることを確認してください。
 
この問題は、Quartus® II ソフトウェアの今後のリリースで修正される予定です。


 

 

関連製品

本記事の適用対象: 4 製品

Arria® V GT FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。