記事 ID: 000076200 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

DCLK コンフィグレーション・クロック信号をコンフィグレーションの前後に切り替えることができますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 はい。DCLK 信号は、パッシブ・シリアル、ファスト・パッシブ・パラレル、パッシブ・パラレル同期モードのコンフィグレーション・クロック信号で、コンフィグレーションの前後に切り替えることができます。

DATA 信号が高い/低い場合、コンフィグレーション開始時に DCLK を切り替えても問題はありません。FPGAsコンフィグレーション・データの登録を開始する前に、DATA ライン上で起動シーケンスを探します。データ信号がランダムに切り替えない限り、DCLK の移行はコンフィグレーション・サイクルを開始したり、エラーを引き起こしたりしません。

コンフィグレーション後、DCLK の入力はFPGAでは無視されます。

関連製品

本記事の適用対象: 1 製品

Stratix® FPGAs

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。