記事 ID: 000076149 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/28

クリティカル警告 (176575): トップ / ボトムまたは左 / 右 PLL を実装できません <pll name="">PLL の入力クロックは I/O 標準 LVDS を使用し、周波数は 800 MHz であるためです。ただし、このデバイスは最大 762MHz の周波数のみをサポートします。</pll>

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    このエラーは、820、530、360、290 の密度を持つStratix® IV デバイスのクロックピンに 800MHz 以上のトグルレートと LVDS I/O アサインメントを割り当てようとすると、このエラーが発生します。

    表 1-42 のStratix IV デバイスの DCおよびスイッチング特性(PDF)には、-2/-2 倍のスピードグレード・デバイスでは、800MHz がfHSCLK_in (入力クロック周波数) の True Differential I/O 規格に対応していると記載されています。 これは、上記の高密度デバイスには適用されません。

    解決方法 表 1~42 は、高密度デバイスでサポートされている最大周波数が 762MHz という状態に固定される予定です。

    関連製品

    本記事の適用対象: 3 製品

    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA

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