記事 ID: 000076135 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

ES シリコンを使用している場合、Gen2 PCIe ハード IP が Gen3 スロットにリンクアップされないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    StratixV® ES シリコンのバグにより、Gen2 PCIe® Hard IP は Gen3 スロットにリンクできません。この問題は Quartus® 11.1sp1 以降のバージョンで影響を受けます。

    解決方法

    この問題を回避するには 2 つの方法があります。
    1. RP の BIOS を Gen2 速度まで変更します。つまり、スロットは Gen1 または Gen2 のみをサポートできます。この設定を使用すると、リンクは Gen2 HIP 構成で Gen2 までトレーニングします。
    2. RP で BIOS オプションが利用できない場合、コアを再生成して Gen1 の最大値をサポートします。この設定では、リンクが Gen1 の速度にアップします。

    この問題は、すべての StratixV® プロダクション・シリコンですでに修正されています。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V GX FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。