記事 ID: 000076108 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Stratix V デバイスの UniPHY 外部メモリー・インターフェイス・コーナー I/O に期待される高遅延とスキュー

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • I O
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Stratix V デバイスでは、コーナー I/O バンクが コア間 I/O および I/O-to-Core 遅延値およびスキュー値がこれより大きい 他の I/O バンクに接続でき、外部とのインターフェイスに適していません。 667MHz を超える周波数のメモリー。角の特性 I/O バンクが利用可能なStratix V タイミングモデルにまだ反映されていない インテル® Quartus® II ソフトウェアのバージョン 10.1 での使用。したがって、タイミング 分析は、以下の性能を正確に特性評価するものではありません。 角の I/O。

    解決方法

    上部および下側の外側の I/O バンクの使用を避ける デバイスの数。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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