記事 ID: 000076105 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Stratix V をターゲットとするシングルスロット・クアッドランク DDR3 インターフェイスで動的 ODT テーブルが正しくありません

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

この問題は DDR3 製品に影響を与えています。

動的 ODT テーブルがシングルスロット、クアッドランクで正しくありません。 Stratix V デバイスを対象とした DDR3 外部メモリー・インターフェイス。

解決方法

この問題の回避策はありません。シグナルが発生した場合 デザインに整合性の問題がある場合は、Altera テクニカルサポート にお問い合わせください。

この問題は今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 1 製品

Stratix® V FPGA

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